一种基于FPGA的串行去跨信道重复的模块与方法

本发明涉及一种基于FPGA的串行去跨信道重复的模块，包括：缓存模块,将输入的包络数据进行对应信道号解析，将数据缓存至缓存单元；信道轮循模块，对多信道缓存数据进行顺序轮循，选择相邻信道缓存中均存有数据的信道，对其进行选择输出至去跨信道重复判别比较模块，并根据轮循状态判断模块的结果进行顺次轮循；去跨信道重复比较判别模块，给出某信号是否为跨信道重复的判决结果；轮循状态判断模块，基于判决结果进行丢弃或输出操作，并反馈至信道轮循模块，指导下一次数据选择。本发明还提供一种基于FPGA的串行去跨信道重复的方法。本发明对包络信号及其暂态跨信道重复信号进行信道间轮循处理，降低资源占用，增大单片FPGA处理能力。