一种整数乘加计算电路的校验电路、方法及芯片

本申请公开一种整数乘加计算电路的校验电路、方法及芯片。校验电路包括余数计算单元，与整数乘加计算电路的输入寄存器连接，用于获取所述输入寄存器中的输入数据，并计算所述输入数据对预设参数的余数；余数乘加计算单元，与所述余数计算单元连接，用于根据所述余数计算校验数据；比较单元，与所述余数乘加计算单元和所述整数乘加计算电路的输出端连接，用于获取所述整数乘加计算电路的输出数据对预设参数的余数结果，并将所述校验数据与所述余数结果进行比较，判断是否出现计算错误。实现端到端的校验，降低校验电路的规模，不影响原有电路的运行频率，且不会影响被校验的逻辑电路的时序性能，对整数乘加计算电路实现高效可靠的校验。