一种基于压电陶瓷的芯片集成测试板

本发明公开了一种基于压电陶瓷的芯片集成测试板，包括：芯片测试集成结构；芯片测试集成结构包括底座和上盖，底座和上盖设置有容积腔体；在容积腔体的内侧设置有印制层，印制层上设置有转接层，转接层上设置有若干压电陶瓷；转接层上设置有T/R芯片封装组件；夹紧底座和上盖，使T/R芯片封装组件挤压转接层上的压电陶瓷，测试T/R芯片的受压状态。通过压电陶瓷受到压力产生的正压电效应，可以搜集测试中T/R芯片封装组件的受压状态，再通过局部压电陶瓷的逆压电效应，可以带来局部机械尺寸变化，可以改变转接层的局部受压状态，从而调节T/R芯片封装组件的受压情况，使各个接触馈电点受压均匀，不会因为接触状态的不一致产生测试性能偏差。