同步FPGA-CPU架构的正则表达式匹配方法及系统

本申请涉及同步FPGA‑CPU架构的正则表达式匹配方法及系统，通过设计新的基于同步FPGA‑CPU架构的正则表达式匹配架构，在一个服务包的正则表达式匹配处理下，面对所有数据下发(至FPGA)后必须等待结果返回才能继续下发后续报文的挑战，通过切换线程，填充数据下发后的空余时间；面对每次只能下发一个报文的挑战，通过线程并行，提升带宽利用率；面对必须能够达到单核Gbps级的性能要求，解决了并行过程中的数据竞争和结果分发问题以确保满足该性能要求。如此，通过上述架构及其数据交互过程的改进，大幅提高了正则表达式匹配性能。