一种SM3算法硬件实现电路

本发明属于SM3算法硬件电路领域，涉及一种SM3算法硬件实现电路，包括：消息扩展电路，用于接收预设比特的输入并对其进行迭代拓展以得到迭代拓展输出；压缩电路，用于接收所述消息扩展电路的迭代拓展输出并对其进行压缩；所述压缩电路与所述消息扩展电路连接。本申请提供的一种SM3算法硬件实现电路节省了加法器和异或门电路的使用，也减少了压缩器的使用，节省了相关的布线资源和占用面积，简化了电路设计。