时钟逻辑处理方法、集成电路的时钟树结构及设备

本申请提供一种时钟逻辑处理方法、集成电路的时钟树结构及设备，涉及芯片技术领域。该方法包括：获取目标集成电路的多个复用逻辑模块，复用逻辑模块包括多个逻辑元件；基于配置指令，配置各复用逻辑模块包括至少两个时钟端口；根据各时钟端口在复用逻辑模块中的位置，确定各复用逻辑模块的输入时钟线的路径走向，以使输入时钟信号同步到达各复用逻辑模块中各时钟端口，且输入时钟线到各复用逻辑模块中各时钟端口的路径最短，使得目标集成电路顶层设计上的时钟兼顾做短与做平，而且对模块内部无影响，可以提升目标集成电路的整体性能。