基于输入数据稀疏性的存算一体模块、芯片和电子设备

本申请公开一种基于输入数据稀疏性的存算一体模块、芯片和电子设备，存算一体模块中，权重参数存储阵列用于存储权重参数；比特乘法器用于接收权重读取使能信号和输入特征数据，在权重读取使能信号使能时，根据权重读取使能信号选择权重参数存储阵列中的权重参数，并将输入特征数据的比特位与选择的权重参数相乘；存储读出电路用于在输入特征数据的比特位为1时，将乘积读出至逻辑运算单元，在输入特征数据的比特位为0时，不执行读出操作；逻辑运算单元用于在输入特征数据的比特位为1时，累加存储读出电路读出的乘积，以实现将输入特征数据和权重参数进行乘累加。本申请能够降低大量并发数据读取的功耗，降低数据输出量与数据传输带宽的要求。