测试电路、测试系统及存储系统

本发明公开一种测试电路、测试系统及存储系统。所述测试电路包括：逻辑算法向量生成模块，被配置为接收初始化地址信息，对所述初始化地址信息进行处理后，输出初始测试地址信息；地址掩码模块，与所述逻辑算法向量生成模块耦接，被配置为对所述初始测试地址信息中的部分地址信息进行屏蔽，以输出待测试地址信息。所述测试电路能够缩短芯片测试的速度。