一种卷积神经网络加速器高效访存电路设计与实现

本发明请求保护一种卷积神经网络加速器(CNNCU)系统内的访存电路，主要涉及片外DDR与特征图缓存模块之间的双向数据交换控制电路(特征图数据交换微系统)以及片外卷积核存储器与卷积核数据缓存模块之间的单向数据读取控制电路(卷积核数据读取微系统)。该特征图数据交换微系统根据张量计算单元的数据吞吐率对DDR以及特征图缓存模块的读写地址和使能信号进行灵活控制，优化后的访存电路能够最大化利用DDR的数据带宽以及提升加速器的运算效率；该卷积核数据读取微系统考虑FPGA板卡的片外存储器资源情况给出适合卷积神经网络加速器的卷积核数据访存方案，同样能够最大化利用非易失性存储器的数据带宽以及提升加速器的运算效率。