基于斐波那契编码的存算一体神经网络加速方法及加速器

本发明提出一种基于斐波那契编码的存算一体神经网络加速方法和加速器，包括：存算一体神经网络加速器的斐波那契编码器将参与神经网络运算任务的激活值和权重值从二进制编码为斐波那契编码，得到斐波那契激活和斐波那契权重，存算一体神经网络加速器中存算一体单元的DAC将斐波那契激活转化为多个模拟电压，并分别施加到存算一体单元中SRAM阵列每一行的字线上；SRAM阵列的每个单元将输入的模拟电压乘以相应的斐波那契权重，得到中间运算结果，SRAM阵列每一列的加法器对中间运算结果进行重新分配电荷以完成内积的累加操作，并将累加操作结果通过存算一体单元的ADC转换为斐波那契编码的数字格式，作为神经网络运算任务的运算结果。