集成芯片掉电测试的方法、系统及存储介质

本申请提供了一种集成芯片掉电测试的方法、系统及存储介质，涉及存储器技术领域；方法应用于上电装置，上电装置设置有具有多个供电通道的接线端子，方法包括:将各供电通道的物理状态设置为断开；每个待测产品均集成有集成芯片；在当前轮次中对各个待测产品顺序遍历；将遍历到的待测产品对应的供电通道导通对应的上电测试时长后断开，以使遍历到的待测产品进行上电测试的时长达到对应的上电测试时长；当各个待测产品均完成当前轮次的遍历后，重新按照测试顺序对各个待测产品进行下一轮次的遍历，同一个待测产品每个轮次获取的上电测试时长均不同；实现对多个待测产品同时进行自动端点测试，待测产品的性能的测试结果更为可靠且效率更高。