多个关联芯片的叠装结构及方法、封装结构及封装方法

本发明公开了一种多个关联芯片的叠装结构、方法及封装结构等，包括基板、多个叠装在基板上的芯片、用于底部芯片与基板及上下芯片之间的粘胶、用于连接底部芯片与基板及关联芯片之间的电导线，还包括设在上下芯片之间的电路延接板，电路延接板分为外接部和内接部，至少在电路延接板的上表面设有从内接部到外接部的延接电路，多个芯片垂向叠装形成芯片叠装体，电路延接板的内接部叠压在相邻两芯片之间，其外接部位于芯片叠装体外，电路延接板内接端的延接电路通过与在下芯片表面的芯片电路的外接端子连接，底部芯片与基板之间及上部关联芯片之间的电导线均通过电路延接板外接部上的延接电路连接。这样相对于传统叠装方式，芯片叠装体体积减小20‑50%。