一种时序签核方法及装置、电子设备、存储介质

本发明实施例公开一种时序签核方法及装置、电子设备、存储介质，涉及集成电路技术领域，能够有效降低3维集成芯片时序签核的悲观程度和复杂度。所述方法包括：获取待签核芯片中的各晶粒所对应的第一标准单元库，所述第一标准单元库中的各标准单元具有自己的3维工艺角时序参数，所述3维工艺角时序参数包括每个所述标准单元在3维工艺角下的平均延时以及该标准单元在所述3维工艺角下的延时的标准差；其中，所述待签核芯片由至少两颗晶粒3维集成得到；利用所述第一标准单元库对所述待签核芯片进行时序签核。本发明适用于芯片的时序签核。