基于关键路径分区的生成式异构逻辑优化方法

本发明公开基于关键路径分区的生成式异构逻辑优化方法。本发明方法包括：首先将数字逻辑电路转换成AIG图格式，并采用强化学习根据电路本身关键路径信息对AIG图进行分区获得关键路径感知分区以降低分区带来关键路径变化而影响时序性能；将分区后电路分别用强化学习方法自动探索适合该分区的优化结构与优化综合流，强化学习智能体以面积时延为导向选取各种结构的优化算子对分区进行优化；将优化后分区以AIG形式合并。本发明将数字逻辑电路进行针对关键路径的分区并用强化学习以面积时延为导向探索优化结构与策略，减少分区对时序性能的影响并且跳出局部最优解，获得全局更优解，同时自动探索无需人工干预可以减少芯片设计中的人工成本。