一种基于多核存算一体的ANN加速器系统及控制方法

本申请公开了一种基于多核存算一体的ANN加速器系统及控制方法，其中系统包括：片上网络模块，作为存算一体核之间的互联通道，用于合并多个存算一体核的计算结果；同步主控制器，用于针对片上网络模块合并多个存算一体核的计算结果的过程向译码器发出指令；译码器，用于接收同步主控制器的指令，并将指令转换为配置参数；配置寄存器，用于存储配置参数，并将配置参数传递给异步控制模块、片上路由模块和存算一体核；异步控制模块，用于接收配置寄存器传来的配置参数，并根据配置参数对片上网络模块合并计算结果的过程进行时序控制。本申请优化了并行度可重构的存算一体的数据流控制，大大提高了神经网络推理的效率。