芯片、数据缓冲电路及其控制方法

本公开提供了一种芯片、数据缓冲电路及其控制方法，涉及电子电路技术领域。电路由数据缓冲模块构成，数据缓冲模块包括列地址译码和寄存器阵列，列地址译码含第一、二写入通路和读出通路。第一、二写入通路并联至寄存器阵列输入端，寄存器阵列输出端连接读出通路输入端。第二写入通路通过第一总线与设在电路外部的闪存阵列通信，同时通过第二总线与读出通路通信。第一写入通路获取外部数据至寄存器阵列，第二写入通路负责获取预存数据，并将其与外部数据进行逻辑处理，若处理结果为预设结果，开启运算模式，读出通路将数据输送至闪存阵列进行编程。该设计使得电路能高效处理临时数据，实现高速写入和高并行读写功能，同时简化数字逻辑控制功能。