一种3D堆叠互联的处理器、系统及设备

本申请属于处理器架构设计技术领域，具体公开了一种3D堆叠互联的处理器、系统及设备。本申请提出通过将单处理器上的计算逻辑，互联逻辑和存储逻辑进行解耦，拆分到不同的芯片上，可通过在互联芯片上增加存储控制逻辑和路由节点来提供更大的数据位宽，从而提供更高的片上互联带宽。此外，还可通过将节省下的计算芯片内面积和绕线资源布置更多的计算单元，从而提高处理器的计算能力；以及，可在互联芯片内布置存储控制逻辑和算术逻辑单元，从而减少数据在计算芯片和存储芯片之间的传输频率，提高处理器的带宽利用率。