延时锁相环电路及系统装置

本发明提供一种延时锁相环电路及系统装置，对现有技术中减1C操作导致DLL锁定时间加长的情况进行优化，其在第一步减1C操作开始时(还可以进一步在最后一步减1C操作后)增加一步，使原先的第一步减1C操作中有两次更新时机，避免实际减1C操作出现“先加1C，后减2C”的情况，减少鉴相器鉴相结果出错的可能，由此避免本该执行一拍的减1C操作因鉴相器的鉴相结果错误而导致被执行多次的情况发生，使DLL电路可以正常锁定，保证系统装置的正常运行。此外，本发明的技术方案，在完成最后一步减1C操作后，还可以增加一步，使原先的第一步的细调操作(例如是+4F操作)中有两次更新时机，进一步减少鉴相器鉴相结果出错的可能。