测量量子芯片的电阻的测试工装和集成电路

本实用新型提供了一种测量量子芯片的电阻的测试工装和集成电路，待测量子芯片的封装包括第一电路板和多个第一连接器，第一电路板设置在待测量子芯片外围，待测量子芯片的量子比特与第一电路板之间通过引线电连接，多个第一连接器电连接到第一电路板上，测试工装包括：第二电路板，第二电路板包括相邻设置的第一区域和第二区域，第一区域设置有多个第一电触点；多个第二连接器，阵列式地电连接到第一区域的第一电触点上，多个第二连接器分别与多个第一连接器电连接；多个测试点，阵列式地排布在第二区域上，多个测试点分别与多个第二连接器的中心导体电连接，以便于通过外部探针测量量子比特的电阻。