一种基于差分时延线的高稳定度芯片级时钟

本发明提供一种基于差分时延线的高稳定度芯片级时钟，包括频率信号源、差分时间基准模块、鉴相器、低通滤波器、数字信号处理模块、加权求和网络。频率信号源信号一分为二，分别经过两个时延线，形成两路时延信号；两路时延信号分别接入鉴相器进行周期及相位检测；鉴相器输出的检测偏差信号先后输入低通滤波器、数字信号处理模块、加权求和网络；加权求和网络输出通过负反馈控制机制控制频率信号源，使两路时延信号时差减小到零，从而形成稳定差分时间基准，进行守时授时。差分时间基准模块包括两个具有标准长度的时延线。所述芯片级时钟可直接输出频率信号满足应用需求；同时配备的时钟应用单元，满足按时间格式输出应用的需求。