基于小芯片的架构中内核程序的推测性执行

本发明题为“基于小芯片的架构中内核程序的推测性执行”。一个实施例提供了一种多小芯片图形处理器，包括多个小芯片，其中多个小芯片中的小芯片包括存储器接口；处理资源，所述处理资源被配置成执行内核的线程；以及线程分派电路模块，所述线程分派电路模块用于促进将内核的线程分派到处理资源。处理资源被配置成：执行第一内核的线程；当第一内核的线程引退时，接收第二内核的线程的分派以用于在第一内核完成之前执行；在第一内核的执行完成期间，执行第二内核的第一阶段；经由第一内核的线程，经由对全局存储器的未高速缓存写入来发信号通知事件；以及基于经由来自全局存储器的未高速缓存读取而对事件的检测，执行第二内核的第二阶段。