基于寄存器插入的组合逻辑环路检测与优化方法、系统

本发明公开了一种基于寄存器插入的组合逻辑环路检测与优化方法、系统，该方法在组合逻辑电路的有向图模型中识别出强连通分量及其中的所有环路，然后对每个环路进行震荡特性分析，识别震荡强连通分量，其次通过插入寄存器并断开该环路进行优化；每次迭代时优先选择相邻接的环路数量最少的环路，在该环路中选择出现次数最多的边插入寄存器；最后输出优化后的电路设计信息。本发明能够快速准确检测并优化可能导致震荡的组合逻辑环路，显著提升了数字电路设计的可靠性与效率，实现寄存器插入数量的全局最小化。