摘要
本申请公开了一种电路原理图设计方法、装置、设备及介质,涉及电路设计技术领域,用于解决现有电路原理图设计方案存在的设计效率低和设计成功率低等问题。所述方法包括:根据至少一个元器件和至少一个CBB电路,进行基础电路原理图设计;其中,所述基础电路原理图不包括电源模块和时钟模块;针对所述基础电路原理图中的任一电源引脚,确定所述任一电源引脚的属性值是否满足电源设计要求;若确定所述任一电源引脚的属性值满足电源设计要求,则令所述任一电源引脚继续使用自身的历史电源属性值;对具有相同电源属性值的电源引脚进行合并操作;根据自动推荐的电源器件,进行电源模块设计,以提高设计效率和设计成功率。
技术关键词
元器件
时钟设计
电源模块
时钟模块
计算机可执行指令
基础
电路设计技术
存储程序指令
网络名
合并单元
电源芯片
存储器
软件
电子设备
介质