待测设计时序验证方法及相关装置

本申请实施例提供一种待测设计时序验证方法及相关装置，其中所述方法包括基于待测设计的描述文件及所述待测设计的技术规范构建所形式化模型；根据所述待测设计的描述文件及所述待测设计的技术规范生成假设文件，其中，所述假设文件用于限制所述待测设计的验证环境以及对所述待测设计的输入进行约束；将所述形式化模型中表征所述待测设计运行状态的关键信号转换为待验证断言；基于所述假设文件与所述形式化模型验证所述待验证断言是否成立，以及基于所述待验证断言是否成立判断所述待测设计的时序验证结果。通过形式属性验证方法对逻辑化的待测设计进行数学验证，可以提高所述芯片的时序验证的效率。