用于检测数据流在线加解密算法的FPGA模块及加解密算法

本发明涉及用于检测数据流在线加解密算法的FPGA模块及加解密算法，其中FPGA模块包括第一输入端口、参数接收单元、子密钥队列与S盒数据存储单元和流水线模块；流水线模块包括第二输入端口、工况端口、初始置换单元、逻辑加解密单元、逆置换单元和流水线输出端口；第一输入端口、参数接收单元与子密钥队列与S盒数据存储单元依次通信连接；子密钥队列与S盒数据存储单元与逻辑加解密单元通信连接；第二输入端口与初始置换单元通信连接；初始置换单元和工况端口均与逻辑加解密单元通信连接；逻辑加解密单元与逆置换单元通信连接并通过流水线输出端口输出。本发明可根据组网及终端需求，灵活选择单流水线串行或多流水线并行等不同运行时模式。