一种PCIe交换芯片的读速率调控机制

本发明公开了一种PCIe交换芯片的读速率调控机制，交换芯片输入端口从外界PCIe链路分别接收数据包，一个数据包对应一个用于管理数据包发送的描述符，数据包和描述符均以队列的形式进行存储，输入端口向交换芯片内的交换开关提交每个队列的转发请求；交换开关遵循PCIe排除规则对每个转发请求进行仲裁；经仲裁获得转发机会的端口队列，会将队头的数据包及其描述符信息经交换开关转发给交换芯片上的输出端口；输出端口将数据包及其描述符信息进行队列存储，并将每个队列保存的数据包发送到外界PCIe链路。本发明可以对PCIe交换芯片每个端口发出读请求的速率进行调控，从而消除由DMA读引起的交换芯片拥塞。