一种FPGA时钟布局布线方法及系统

本发明涉及时钟布局布线技术领域，公开了一种FPGA时钟布局布线方法及系统，该方法应用于FPGA装置，该FPGA装置包含多个时钟域，该方法包括：缩小时钟域内时钟的边界框，直至各个时钟域内的时钟数目合法；对时钟的时钟资源进行分配，使得分配到同一时钟资源的时钟的边界框之间不重叠，而且时钟的时钟资源不超过对应的边界框范围；时钟资源分配完成后，在各个时钟的边界框内构建时钟平衡树，使得各个时钟从源头到各个目的节点的延时一样；通过路由算法实现从时钟源到时钟平衡树根节点的路由。对时钟资源进行提前分配并且构建时钟平衡树，确保在布局布线流程中不会出现资源的拥塞问题，且能够有效减少信号在传输过程中的衰减和干扰。