一种高效简化数字逻辑电路方法及其系统

本发明公开一种高效简化数字逻辑电路方法及其系统。本发明对同一数字逻辑电路进行多次随机仿真，取每次仿真结果都相同的节点作为一个候选集；对候选集中的节点进行增量仿真，得到等价类集；筛选出位于高层且仿真结果为常量的节点，通过SAT求解得到主输入节点的取值；用主输入节点的取值对原始数字逻辑电路进行仿真，过滤掉仿真结果值不同的等价类集中节点，进一步得到优化后等价类集；基于优化后等价类集，使用SAT求解器测试所有节点对，简化原始数字逻辑电路。本发明通过创新性的增量仿真、层次优化及混合验证技术减少了SAT求解器调用次数，有助于提高芯片设计效率，减少无效工作和设计迭代次数，从而缩短芯片设计周期。