一种芯片的时钟失效监测功能的验证方法和装置

本申请涉及一种芯片的时钟失效监测功能的验证方法和装置，涉及芯片技术领域。所述方法包括：控制信号发生器进行时钟故障参数配置，以生成时钟故障；在确定所述芯片正常运行，且确定所述芯片允许故障注入情况下，控制所述信号发生器向所述芯片注入所述时钟故障，以及向所述芯片发送确认同步信号，以使所述芯片配置时钟失效监测功能以进行时钟失效监测；根据所述芯片反馈的时钟失效监测结果，确定所述时钟失效监测功能的验证结果；其中，所述时钟失效监测结果包括存储器固定地址值和时钟失效中断标志。采用本方法能够实现对芯片的时钟失效监测功能的全部功能点进行全面覆盖的验证。