一种基于FPGA的国密算法加速装置及电子设备

本发明提供一种基于FPGA的国密算法加速装置及电子设备，所述装置包括PCIE总线处理模块，用于完成PCIE协议的各层数据封包与解包工作，所述PCIE总线处理模块还提供AXI4接口，支持AXI_FULL和AXI_LITE协议；AXI总线处理模块，包含AXI_FULL和AXI_LITE协议处理模块；存储模块，采用FPGA内部的大容量全双口BRAM，用于存储中间数据和输入输出数据；国密算法控制模块，负责管理和调度SM2、SM3、SM4三个国密算法子模块的运算，并处理子模块与主机之间的数据交互；硬件加速单元，包括SM2、SM3、SM4三个独立的硬件加速模块，每个硬件加速模块负责相应算法的计算任务，每个硬件加速模块均包括控制接口和BRAM读写接口用于指令和数据交互。