基于可伸缩性多链路GPU芯片I/O Die互连拓扑及超低延迟缓存技术

本发明实施例提供了一种基于可伸缩性多链路芯片的互连拓扑架构、方法、设备和介质，该互连拓扑架构包括多个芯片，芯片通过多条高速链路与其他的芯片连接，芯片，用于通过多条高速链路中的至少一条高速链路传输数据；本发明通过当芯片需要传输数据时，可选择多条高速链路中的至少一条高速链路进行传输，保证了数据传输的可靠性和连续性，有效提升了系统的容错能力；多条高速链路可以并行工作，实现了数据的分流传输，避免了单链路传输时可能出现的带宽瓶颈问题，大幅提升了数据传输的效率和吞吐量。