一种SHA-3加密算法的硬件加速装置

一种基于RISC‑V扩展指令集的SHA‑3加密算法的硬件加速装置，其包括指令计数器，指令存储器，整型寄存器文件，立即数扩展单元，整型执行单元，整型访存单元，SHA‑3模块，数据存储器和写回单元，其中，指令存储器含有编译后的二进制指令，指令计数器控制当前执行的指令地址；整型寄存器文件为RISC‑V整型指令集的寄存器堆，立即数扩展单元用于对指令中的立即数实现符号扩展；整型执行单元和整型访存单元用于RISC‑V整形指令，SHA‑3模块用来执行扩展指令；本装置将SHA‑3加密算法的计算步骤凝练成扩展指令。该装置提供了专用、高效的指令集，架构充分利用了硬件资源。