堆叠芯片架构建模方法及堆叠芯片架构建模系统

本发明提供一种堆叠芯片架构建模方法及堆叠芯片架构建模系统，该方法包括将待建模的片上芯片划分成多个芯粒；采用三级联合建模的方式对芯片进行建模，分别执行芯粒级建模、介质层级建模和基板级建模；根据关键路径的时序、总线长和超长路径的因素对各芯粒的摆放位置进行排布；根据芯粒内部和外部的连接关系，并根据芯粒的内网表和外网表的权重或者用户输入信息对芯粒内部元件的位置进行优化，并调整各元件映射的微凸点的位置；基于各芯粒的排布位置进行自动布线，并拆除布线中存在冲突的网络，对拆除布线的区域进行迷宫布线，并寻找最优布线路径。该系统用于实现上述的方法。本发明提供一站式的芯片设计EDA工具，并可以提高芯片的设计精度。