一种用于卷积神经网络硬件计算的DSP资源复用方法

本发明公开了一种用于卷积神经网络硬件计算的DSP资源复用方法，适用于FPGA或ASIC硬件中的乘加单元结构优化。该方法基于数学模型P＝(A+D)×B，其中操作数A和D均为25位宽，通过对8位输入数据进行左移扩展与零填充拼接获得；操作数B为18位宽，由8位输入特征图或权重信号扩展形成；输出结果P为48位，表示乘加计算结果。通过该方法，可以实现1个DSP资源计算同时计算得到2个乘法结果，在保持运算精度和卷积结果正确性的同时，节省近50％的乘法器资源，提高DSP单元利用率，减少硬件面积和功耗。该方案适用于多种神经网络加速场景，具备良好的通用性和工程实现价值，尤其适合资源受限的嵌入式深度学习芯片中应用。