高速通讯链路校正方法、系统及终端

本申请提供了一种高速通讯链路校正方法、系统及终端，通过在时序控制芯片与多个源极驱动芯片间构建低速单线双向通讯链路，并通过低速单线双向通讯链路反馈并传输时序控制芯片与多个源极驱动芯片间的各高速通讯链路的时钟训练状态以及信号完整性设置参数，以自动校正各高速通讯链路，从而补偿各高速通讯链路的信号衰减，保证其间的数据信号高速稳定传输，进而确保显示器的正常工作，并且解决现有高速通讯链路校正方法具有调试成本过高、调试耗时长、准确性差以及信道利用率低的技术问题。