数字电路工程修正方法及相关设备

本申请属于半导体设计自动化技术领域，提出了一种数字电路工程修正方法及相关设备。其中，所述方法包括：在对数字电路布线完成之后，基于数字电路中时序路径的实际电路阻容寄生参数进行静态时序分析，得到时序路径的全局时序信息，并基于全局时序信息，从数字电路中筛选出包含异常逻辑单元的异常时序路径；对包含异常逻辑单元的异常时序路径进行逻辑单元变更，以及对逻辑单元变更后的数字电路进行布线变更；若数字电路不存在布线违例，则返回执行所述基于数字电路中每一个时序路径的实际电路阻容寄生参数进行静态时序分析的步骤，直至数字电路中不存在异常时序路径。通过本申请提供的技术方案能够提高对数字电路工程的修正效率。