针对堆叠封装芯片中铟柱连接缺陷的电学模型及检测电路

本申请提供一种针对堆叠封装芯片中铟柱连接缺陷的电学模型及检测电路。电学模型包括：铟柱到读出电路的衬底的等效电容；铟柱到读出电路的衬底的第一等效电阻，其与等效电容并联连接；铟柱中心到其顶端的第二等效电阻，第一等效电阻与等效电容并联连接后的第一端与第二等效电阻的一端连接；铟柱中心到其底端的第三等效电阻，其一端分别与第二等效电阻的一端和第一端连接；电极的第四等效电阻，其一端与第二等效电阻的另一端连接；以及焊盘的第五等效电阻，其一端与第三等效电阻的另一端连接。通过使用电学模型能够对每个像素阵列内铟柱连接的短路、开路进行检测，从而能够对每个像素内铟柱连接的可靠性进行检测，确定其缺陷的类型和位置。