一种基于FPGA的逻辑组态并行优化方法、装置、设备及产品

本发明公开了一种基于FPGA的逻辑组态并行优化方法、装置、设备及产品，本发明采用余量复用的分步使能算法，来对核电厂工程组态系统的逻辑组态图对应的时间流程图进行分步使能，从而确定出各节点对应逻辑组件的并行化执行顺序和使能时间，以得到分步使能流程图，接着，对分步使能流程图进行节点复用处理，以使图中调用同一个逻辑功能组件的节点具有不同的使能开启时间，进而防止复用节点同时执行；最后，即可根据复用分步使能流程图，来生成系统的并行逻辑控制策略，以便基于该策略来控制系统运行；由此，本发明能够生成核电厂数字化控制系统对应逻辑组态的并行化控制逻辑，实现了系统逻辑组态的并行化控制，如此，则可减少系统的响应时间。