多时钟域数字逻辑自测试模块及ADC芯片

本发明公开了一种多时钟域数字逻辑自测试模块及ADC芯片，属于集成电路技术领域。本发明设置在ADC芯片内部，与片内模拟模块、若干待测数字逻辑模块交互；ADC芯片外主机的控制指令决定芯片工作在用户模式或自测试模式；在自测试模式下，自测试模块将各待测模块的时钟和信号进行切换；自测试模块产生伪随机序列，分别灌入各待测模块，各待测模块产生的伪随机输出反馈回自测试模块进行压缩，自测试模块产生新的伪随机序列，继续送入各待测模块中；经过有限次数的迭代之后得到自测试结果与预设的结果进行比较，如果二者完全匹配，则测试通过，否则测试不通过。本发明可在测试阶段进行自测试，有效降低成本并兼顾测试效率。