一种神经网络加速器用多通道类型并行DMA控制器结构

本发明公开一种神经网络加速器用多通道类型并行DMA控制器结构，涉及数据传输技术领域，用于解决现有DMA控制器结构无法满足神经网络加速器对高并发的需求的技术问题；本发明的神经网络加速器用多通道类型并行DMA控制器结构中，DMA控制器被设置有命令通道、输入特征图通道、权重通道、输出特征图通道、存储器至存储器通道，以及读缓存空间管理单元；DMA控制器结构至少通过命令通道、输入特征图通道、权重通道和输出特征图通道进行多通道数据并行化传输；命令通道用于加载神经网络加速器输入的命令流数据，并进行解析；输入特征图通道用于读取输入数据，权重通道用于读取权重数据；输出特征图通道用于将计算结果从输出缓冲区通过AXI总线写回内存。