一种时钟信号分割准确性检测方法、装置及介质

本发明公开一种时钟信号分割准确性检测方法、装置及介质，涉及芯片原型验证技术领域，针对目前不能在时钟分割后确定时钟分割的准确性，导致影响芯片原型验证设计效率的问题，提供了一种时钟信号分割准确性检测方法，从网表结构出发，通过对分割时钟在前级网表中进行顶层源时钟的溯源、在后级网表中进行末级FDCE的追踪；并在拼接恢复后的完整网表中，对驱动之前确定的末级FDCE的顶层源时钟进行溯源；比较前后两次溯源得到的顶层源时钟；若一致，则说明此时钟信号分割准确，反之则不准确。本方法能在分割阶段后即实现对时钟信号分割的准确，有利于芯片原型验证设计效率的提高。