阻抗优化电路

本申请公开了一种阻抗优化电路，包括：晶体管以及ESD结构；所述ESD结构的一端通过所述晶体管与所述芯片的I/O PAD电连接，所述ESD结构的另一端接地；基于所述芯片的运行阶段，所述芯片控制所述晶体管导通或截止。本申请在芯片的调试训练阶段将ESD寄生电容接入至I/O PAD，采用晶体管实现ESD寄生电容的按需接入，能够在芯片的不同运行阶段，灵活调节ESD寄生电容的接入与断开，在无需额外的电容资源的情况下优化信号完整性，提升通信链路的性能，通过ESD结构的电容再利用，无需新增芯片面积，以有效降低芯片面积和功耗。