面向外设接口的定制逻辑电路及设计方法

本发明涉及集成电路领域与芯片设计领域，提供一种面向外设接口的定制逻辑电路及设计方法，该电路包括：时钟产生模块，用于根据主时钟信号产生适配不同外设接口IP所需的时钟信号；同步复位模块，用于根据主复位信号产生适配不同外设接口IP所需的复位信号；自定义寄存器读写模块，用于将外设接口IP的检测信号连接到状态寄存器上，通过总线读取状态寄存器，以及将外设接口IP的控制信号连接到待配置寄存器上，通过总线对外设接口IP内部的寄存器进行配置操作；奇偶校验模块，用于通过在外设接口的输出和输入处的数据链路上产生奇偶校验码，并进行奇偶校验码的对比，本发明能够节省芯片设计周期，加速SoC芯片高速外设接口IP的集成时间。