一种断电短时记忆的芯片电路架构及方法

本发明公开了一种断电短时记忆的芯片电路架构，涉及计时芯片集成电路设计领域，包括：片外供电模块，所述片外供电模块由片外电源VIN供电，所述片外供电模块输出通信信号CLK，所述通信信号CLK设置为芯片电路架构识别和处理的最小脉冲时间；片内供电模块，所述片内供电模块由片内电源VDD供电，所述片内供电模块与片外供电模块连接，并接收通信信号CLK；二极管，所述片外电源VIN通过所述二极管向片内电源VDD供电，能够在芯片断电后继续保持计时状态，有断电后短时存储能力，避免中间态，减小功耗。