一种多核级联式EDT扫描测试电路及方法

本发明公开了一种多核级联式EDT扫描测试电路及测试方法，涉及集成电路测试与可测试性设计领域。为提升多核芯片测试效率，降低测试成本，本发明提出一种级联式EDT扫描测试电路，包括：多个依次串联的EDT压缩接口模块，每个模块包裹一个待测核；一个串行EDT控制模块，用于统一控制各核的测试数据解压、签名压缩、旁路与掩码更新操作；各EDT模块通过固定位宽的数据通道级联连接，构成跨核扫描路径。本方案可将压缩数据位宽相同的多个待测核的EDT和核内的扫描链串联起来，测试操作方式与使用扫描链串联挂载多个不含EDT的待测核相似，与现有JTAG接口时序兼容。本方案支持动态旁路与掩码配置，电路精简，既可作为独立的测试方案，也可嵌入现有的SSN测试架构中以减少SSH节点数和配置开销，适用于多IP核芯片扫描测试。