一种针对多FPGA的RTL级分割方法及系统

本申请涉及一种针对多FPGA的RTL级分割方法及系统，应用在FPGA相关技术领域，FPGA指Field‑Programmable Gate Array，RTL级指Register Transfer Level寄存器传输级，方法包括接收并静态详尽分析RTL设计文件得到RTL设计处理文件和RTL树状结构文件；分割RTL设计处理文件得到包括若干分割区域的分割结果文件；对RTL树状结构文件进行RTL分割得到若干分割区域对应的若干RTL文件列表和边界互联信息；根据若干RTL文件列表并行综合得到若干综合网表Verilog文件；根据边界互联信息利用时分复用通道对若干综合网表Verilog文件进行绑定得到若干绑定网表Verilog文件和约束文件；根据若干绑定网表Verilog文件和约束文件进行顶层约束和布局布线后进行多FPGA验证。本申请具有的技术效果是：在多FPGA上更好地验证设计代码。