集成电路测试模式下的时钟诊断修复方法、装置和设备

本申请涉及集成电路测试模式下的时钟诊断修复方法、装置和设备，通过对集成电路芯片在扫描设计后的网表进行测试时钟树的提取分析，找到两个输入端来源于测试时钟的所有最后一级时钟选择器后，从中找出来源于组合逻辑的功能选择使能信号的修复选择端，最后分别为各待修复选择端添加一个或门，以避免集成电路芯片在测试模式下时钟切换后时钟输出不确定的问题。与传统技术相比，通过在时钟多级多路选择器的级联部分增加少量硬件电路，有效消除了集成电路芯片在测试模式下时钟切换后时钟输出的两种不确定性，保证芯片在扫描测试模式下的正常运行，提高了集成电路芯片的仿真验证通过率。