基于DBSCAN聚类算法的FPGA布局拥挤预估方法

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基于DBSCAN聚类算法的FPGA布局拥挤预估方法
申请号:CN202411046640
申请日期:2024-08-01
公开号:CN118569177B
公开日期:2024-09-27
类型:发明专利
摘要
本发明公开了一种基于DBSCAN聚类算法的FPGA布局拥挤预估方法,包括:获取所有线网的起点和终点,并初始化最小邻域点数、最小邻域半径和所有物理资源块的拥挤度;对线网内的起点和所有终点聚类,获得聚类结果;获得全局边界盒内物理资源块的拥挤度,作为整体层次拥挤度;根据每个聚类集合的局部边界盒获得物理资源块的局部层次拥挤度,并对整体层次拥挤度进行覆盖;将当前线网对应物理资源块的拥挤度与上一轮次线网所求的拥挤度进行叠加,重复直至遍历所有线网,得到初步拥挤度;进行归一化处理并删除低拥挤区域,获得每个物理资源块的最终拥挤度。本发明对线网中的点进行聚类划分以对边界盒进行更精准的划分,从而得到更精准的拥挤度。
技术关键词
线网 物理 邻域 资源 FPGA芯片 布局 聚类 终点 标记标签 数值 存储器 噪声 坐标 处理器 表达式 电子设备 数据
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