一种接口模块的时序仿真方法、装置与计算机程序产品

本申请涉及一种接口模块的时序仿真方法、装置与计算机程序产品，包括：获取接口模块的延时要求信息；在一个封装层内创建接口模块的仿真模型，并且按照Verilog HDL的Specify语法对接口模块的时序检查方式进行代码描述，得到从机封装层；从机封装层包括仿真模型和时序检查代码；根据接口模块的延时要求信息，使用SDF文件格式描述接口模块的延时要求，得到SDF文件；使用从机封装层模拟接口模块与待测芯片的数据通信行为，从机封装层获取SDF文件中的接口模块的延时要求信息，根据接口模块的延时要求信息对接口模块的时序进行检查。通过本申请，能够解决芯片对接器件的仿真模型缺少延时要求信息时，无法可靠完成器件时序检查的技术问题。