一种DDR主机DQS闸门控制电路

本发明公开了一种DDR主机DQS闸门控制电路，属于DQS闸门控制电路技术领域，控制电路采用dfi_rddata_en延迟整数周期加分数周期延迟的方式，控制信号gate_close_extend则控制是否将延迟后的dfi_rddata_en的正电平延展半周期。本发明，将闸门逻辑的开启与关闭与DQS时钟沿的距离做成可编程，最大可以到1/2周期，从而能够容忍往返延迟更大的变化,可以大幅度减少重新训练的频次；即便是系统变化大，需要重新训练的时候，闸门逻辑搜寻快速算法，可以在花费很少的时间，减少对有效带宽的占用。